銅線時代落幕，光的時代登基

AI 資料中心互連技術與專利全景（2025–2030）

——晶片設計專利與晶片製程專利分層解析——

本所文件編號：RISETEK-2026-AI-003（第三版）

陳宜誠律師　製作　／　揚昇法律專利事務所（Risetek Law & Patent Office）

初版：中華民國 114 年 11 月 28 日　│　第二版：中華民國 115 年 5 月 24 日　│　第三版：中華民國 115 年 5 月 24 日（專利分層分析重構）

壹、緒論——核心命題與分析框架

一、AI 資料中心通訊牆：摩爾定律失效後的真實戰場

過去十年，業界習慣晶片製程從 14 奈米一路殺到 3 奈米，誤以為只要電晶體夠多 AI 就能無限變強。現實給了所有人一記耳光——當模型參數突破兆級，單顆 GPU 就算強如 H100 也只是滄海一粟，訓練一個大模型需要幾萬顆 GPU 同時運算，此時真正的瓶頸不再是「算得有多快」，而是「傳得有多快」。

2025 下半年起，業界對「通訊牆」之認識已從理論共識轉為產品落地：NVIDIA 於 2025/3 GTC 公布 Quantum-X／Spectrum-X CPO 交換器；Broadcom 於 2024 量產 Bailly 第二代 CPO；台積電於 2026/5/14 北美技術論壇宣告 COUPE 即將量產；AMD 於 2025/10 在台南設立 2.8 億美元矽光子 R&D 中心；Samsung 於 2026/3 OFC 正式宣告進入矽光子代工市場。矽光子已從 hyperscaler 之內部實驗，演化為 fabless 全球競爭之新前線。

二、本所分析框架：晶片設計專利 vs 晶片製程／封裝專利之分離分析

本所第三版報告之核心方法論為專利分層分析——將矽光子／CPO 領域之專利分為兩個獨立層次：

一、晶片設計層專利（assigned to fabless design houses）：保護系統架構、調變器電路設計、光學鏈路拓撲、網路控制演算法、收發器架構等系統設計面向。典型專利持有人：NVIDIA、Broadcom、Google、AMD、Marvell、Ayar Labs、Lightmatter、Cisco（Acacia）、Intel（自有設計部分）。

二、晶片製程與封裝層專利（assigned to foundries / OSATs）：保護光柵耦合器製程、Hybrid Bonding 製程、CMOS-photonics 整合製程、SoIC-X 3D 堆疊、EIC-on-PIC 對準技術等製造面向。典型專利持有人：TSMC（COUPE）、GlobalFoundries（Fotonix）、Samsung Foundry、Intel（自有製程部分）、Tower Semiconductor、ASE/SPIL（封測廠）。

此一分層之法律意義為：晶片設計專利與晶片製程專利為兩個互不重疊之護城河——設計商不能憑藉晶片設計專利阻擋競爭者使用同一代工廠之製程服務；代工廠不能憑藉晶片製程專利限制客戶自行決定下單給誰。最直接之事證：Broadcom 與 AMD 雖與 NVIDIA 為直接競爭者，仍可向 TSMC 下單 COUPE 製程——這一現象，將是本報告貫穿始終之關鍵論點。

貳、晶片設計專利分析（fabless 設計商）

一、NVIDIA：MRM-based Photonic Link Architecture

NVIDIA 之矽光子晶片設計專利重心在於微環諧振器／微環調變器（MRM）為基礎之光子鏈路架構。代表性專利 US Patent Application No. 20240385381，標題「BIDIRECTIONAL MICRORING RESONATOR-BASED PHOTONIC LINK ARCHITECTURE」（雙向微環諧振器光子鏈路架構），申請人 NVIDIA Corp.，發明人 Angad Rekhi、Benjamin Giles Lee，申請日 2023/5/16，公開日 2024/11/21——對應於 GTC 2025 展示之 1.6Tbps CPO 光引擎之關鍵電路設計。

依 NVIDIA 2025/3/18 官方公告，其矽光子生態系存在「Joint Inventions and Collaborations With TSMC, Coherent, Corning Incorporated, Foxconn, Lumentum and SENKO」之共有專利結構，為 NVIDIA 在 CPO 領域之第二層護城河。但此晶片設計專利保護的是其自有產品之系統架構與電路設計，並不能阻止 Broadcom、AMD 等競爭者向同一代工廠（TSMC）下單 COUPE 製程服務。

二、Broadcom：Bailly／Davisson 光引擎設計之三代演進

Broadcom 從 GF Fotonix 轉向 TSMC COUPE 之決策，直接證實 TSMC COUPE 製程之優越性——客戶以實際下單行為作出之裁決，比任何技術簡報都更具說服力。同時亦證實 NVIDIA 之 COUPE 相關晶片設計專利不能排除 Broadcom 此一最直接競爭者使用同一代工廠。

三、Google：Palomar OCS、MEMS 鏡子陣列與光環流器

Google 為 hyperscaler 中唯一自始至終堅持以光路交換（OCS）而非 CPO／矽光子為資料中心骨幹之巨頭。Apollo 計畫於 2015-2016 年起部署 Palomar OCS，至 2026 年已部署數萬套。Palomar 核心為 176 個 3D MEMS 鏡子陣列（實際使用 136 個），每 OCS 系統功耗僅 108W（相較等量電子封包交換器之 3,000W 為其 3.6%）。

代表性晶片設計專利（皆 assigned to Google LLC）：

一、US 8,676,004 B1（2014 公告）「Optical circuit switch optimization using optical circulators」（光環流器最佳化），發明人 Ryohei Urata、Cedric Fung Lam、Xiaoxue Zhao、Hong Liu、Leon Poutievski、Amin Vahdat，申請日 2012/2/22——為 Apollo 計畫部署前 3-4 年即已申請，符合本所「晶片設計專利早於量產」之分析。

二、US 9,184,845 B1（2015 公告）「Dynamic data center network with optical circuit switch」，發明人 Paul Germano、Bikash Koley、Hong Liu、Amin Vahdat、Xiaoxue Zhao；申請日 2013/5/13。

三、US 9,008,510 B1（2015 公告）「Implementation of a large-scale multi-stage non-blocking optical circuit switch」，發明人 Xiaoxue Zhao、Hong Liu、Amin Vahdat；申請日 2014/1/24。

（重要分析）Google MEMS 代工夥伴「黑箱」之意涵

本所經四輪獨立網路檢索（含 SemiAnalysis 2023/3 深度分析、SIGCOMM 2022 Mission Apollo 原始論文 arxiv:2208.10041、IEEE MEMS 2024 第 37 屆國際會議論文「Lightwave Fabrics: At-Scale Optical Circuit Switching」、Molex 2026/2 部落格、The Next Platform 2026/3 分析、Google Patents 上 Vahdat／Urata／Yasumura 等發明人之專利檢索、AMFitzgerald 業界 MEMS 純代工廠名錄等），確認 Google 自始未公開揭露 Palomar OCS 之 MEMS 晶圓代工夥伴。

Google 之 MEMS 技術負責人為 Kevin Yasumura 博士（Principal Engineer/Director, Platforms Optics Team），Stanford 應用物理 Ph.D.、Berkeley 物理 B.A.，2000-2005 任 Iolon Inc.（MEMS 可調諧雷射廠商）Micromachining Development 經理、2005-2013 任 FormFactor 高階主管後加入 Google。其技術人脈涵蓋美國西岸 MEMS 業界，但具體代工夥伴未獲公開。

本所評析：「黑箱」即為分析資料——Google 之 MEMS 代工夥伴從不公開之事實，與 NVIDIA「Joint Inventions With TSMC, Coherent, Corning, Foxconn, Lumentum, SENKO」之透明供應鏈宣告形成強烈對比。此資訊不對稱具下列三層意涵：(a) 戰略性保密——Google 將 OCS 視為其競爭優勢核心，刻意隱匿供應鏈以阻止競爭者複製；(b) 地緣政治敏感——Calient（2016 被中國蘇州春興購併）與 Silex（2015 被中國賽微購併）兩家全球 MEMS 領導廠商接連中資化，Google 可能採多廠分散或非主流代工夥伴以規避風險，因而不便公開；(c) 結構性弱點——相較 NVIDIA 透明供應鏈宣告，供應鏈不透明性反成為其他 hyperscaler 採購之疑慮，亦為 NVIDIA／Broadcom CPO 路線得以挑戰 Google OCS 獨占地位之戰略空間。

四、AMD：MI400／MI500 系列與 2.8 億美元台灣矽光子 R&D 中心

AMD 雖在 AI 加速器市占率上仍落後 NVIDIA，但其 2024-2026 年之策略性布局已明顯加速。CEO 蘇姿丰於 2026/5/21 公開宣告「百億美元加碼台灣」並特別感謝台積電，緊接著 5/23 黃仁勳訪台時亦點名與台積電之 CoWoS 合作——兩大 AI 加速器領導者同時公開背書台積電供應鏈，凸顯 TSMC 在 AI 工廠時代之戰略地位。

一、MI400 系列（依 WCCFTech 2026/4/20 報導）：採 CDNA 5 架構、TSMC 2nm 製程、HBM4 記憶體（19.6 TB/s 頻寬），預定 2026 下半年量產。MI400 系列為 AMD 與 NVIDIA Vera Rubin 直接對抗之世代。

二、MI500 系列：採 CDNA 6 架構、更先進 TSMC 2nm 製程、HBM4E 記憶體。已明確規劃 CPO 整合方案。Helios 為 AMD 之 rack-scale AI 平台代號，對標 NVIDIA NVL72／NVL144。

三、TSMC COUPE 採用確認：依 Toms Hardware（2025/10）報導，AMD 因全部產品已在 TSMC 製造，採 COUPE 為其矽光子產品基礎平台為自然之選擇。COUPE 第一代提供 1.6 Tb/s 封裝內光學頻寬，第二代於 2026-2027 達 6.4 Tb/s，第三代於 2030 前達 12.8 Tb/s——此一三階段路線圖與 AMD MI400／MI500／後續世代之需求節奏完全對齊。

四、2.8 億美元台灣矽光子 R&D 中心：AMD 於 2025/10 公布在台南設立矽光子 R&D 中心之計畫，投資金額約 2.8 億美元，與台灣大學合作進行材料研究與異質整合之基礎研發。戰略意義：(a) AMD 將其矽光子研發深植於台積電核心 R&D 設施附近，確保 COUPE 製程之先期共同開發；(b) AMD 工程師將與全球資料中心生態系緊密合作；(c) AMD 透過深耕台灣矽光子人才庫，建立對抗 NVIDIA 之長期 R&D 基礎設施。

五、對 AI 資料中心競爭態勢之影響：AMD 蘇姿丰於 2026/5/21 訪談中駁斥 AI 泡沫論，喊出「現在才棒球比賽第三局」、預估資料中心商機 1 兆美元。惟須特別澄清者：本所第二版報告曾將 AMD 之 CPU 戰略定位為「差異化於 NVIDIA 之 GPU-only 策略」，此論述為事實錯誤，於本版予以更正——NVIDIA 自 2022 Grace（採 Arm Neoverse V2 公版核心）起即進入資料中心 CPU 市場，並於 2026/3 GTC 大會發表第二代資料中心 CPU Vera（代號 Olympus，88 核 176 執行緒，業界首款原生支援 FP8 之 CPU，採 Spatial Multithreading 將管線、快取、暫存器實體隔離而非時間切片），並推出 Vera CPU Rack（256 顆 Vera CPU 之液冷機櫃方案，直接競逐傳統 CPU 插槽市場）。

六、修正後之競爭格局描繪：(a) NVIDIA 為 GPU + CPU + DPU + NIC + Switch ASIC 之全堆疊系統廠商，已非「GPU-only」之印象；Vera CPU 之自研代表 NVIDIA 對 x86（Intel／AMD EPYC）與 Arm（AWS Graviton、Microsoft Cobalt、Google Axion）之雙線挑戰。(b) AMD 之差異化優勢在於：x86 生態系相容性、ROCm 軟體開放性對抗 CUDA 之封閉性、Infinity Fabric 之 chiplet 整合優勢——而非「CPU+GPU 對 GPU-only」之過時論述。(c) AMD MI400／MI500 與 NVIDIA Vera Rubin 之競爭，是兩家結構相似之全堆疊系統廠商之正面對決。對台廠而言，MI400／MI500 之矽光子供應鏈將成為與 NVIDIA Vera Rubin 平行之第二條成長曲線。

五、其他重要設計商

一、Marvell：代表性專利 US 12,455,423 B2（2025/10）「Co-packaging optical modules with surface and edge coupling」，申請人 Marvell Asia Pte Ltd（Singapore）。透過 Celestial AI 之收購，指引 CPO 業務於 FY28 Q4 達 $500M／年化營收。

二、Cisco／Acacia：代表性專利 US 12,147,073 B1「Co-packaging PIC and ASIC」，可追溯至 2012/4/26 之 Acacia 臨時申請案。

三、Ayar Labs：純矽光子設計新創，依其官網（2025/10）所載擁有 200+ 件矽光子及相關領域專利，現用 GF Fotonix、未來路線圖含 TSMC COUPE。

四、Lightmatter：以 3D 堆疊光子晶片（Passage 平台）為核心，2025/3 已擁有 60+ 件專利家族（Knowmade 統計），2024/10 D 輪募資 4 億美元、估值 44 億美元。

參、晶片製程與封裝專利分析（晶圓代工廠）

一、TSMC COUPE：SoIC-X 3D 異質整合

一、異質 3D 整合：EIC（電子積體電路）採台積電 N6（6 奈米）製程，PIC（光子積體電路）採客製化矽光子製程，透過 SoIC-X 混合鍵合將 EIC 直接堆疊於 PIC 之上。此一異質整合架構與 GF Fotonix 之單晶圓單晶整合（monolithic）形成根本性差異——TSMC 可使用更先進之 N6 製程作 EIC，性能與密度均優於 GF 之 45nm。

二、O 波段光柵耦合器（GC）：垂直 O 波段光柵耦合，實現 0.3dB 之低耦合損耗與 ±10μm 之對準容差，並於耦合介面整合微透鏡。

三、200Gbps MRM 量產：搭載 COUPE 技術之 200Gbps 微環調變器將於 2026 量產，BER < 1E-08。

四、Metalens 整合：與 NVIDIA 共同開發之 Metalens（超穎透鏡）技術。

五、三階段路線圖：(a) 第一代 OSFP（2025 樣品／2026 量產，1.6 Tb/s／埠）；(b) 第二代 CoWoS 整合 CPO（2026-2027，6.4 Tb/s／封裝，4 倍功耗效率／90% 延遲減少）；(c) 第三代 Interposer 整合（2028+，10 倍功耗效率／95% 延遲減少，2030 前達 12.8 Tb/s／封裝）。

六、專利規模：依 Patentfield 統計，TSMC 於 2024 年在美國申請約 50 件矽光子相關專利，為 Intel 同期申請量（26 件）之兩倍。

七、已確定客戶：NVIDIA（全部 CPO 產品）、Broadcom（Tomahawk 6 起）、AMD（MI400／MI500 系列）、Ayar Labs（未來路線圖）。此一客戶名單之集中度，已證實 TSMC COUPE 為先進 CPO 製程之事實標準。

二、GlobalFoundries Fotonix：45nm SOI 單晶圓單晶整合

GF Fotonix 於 2022/3 公布，採 45nm SOI CMOS 製程在 300mm 晶圓上單晶圓單晶整合 RF、數位 CMOS 與矽光子電路。其與 TSMC COUPE 之根本性技術差異：

一、整合方式：GF Fotonix 為 monolithic（單晶圓單晶整合），所有 RF／CMOS／photonics 元件在同一 45nm SOI 晶圓上製造；TSMC COUPE 為 heterogeneous（3D 異質整合），EIC（N6）與 PIC（客製矽光子）為獨立晶粒、透過 SoIC-X 鍵合堆疊。

二、製程節點限制：GF Fotonix 之 45nm 節點較先進 FinFET 節點效能與密度都低很多——這是 monolithic 路線之結構性瓶頸。TSMC 之 heterogeneous 路線可在 EIC 上用最先進製程，規避此一瓶頸。

三、需外掛雷射：GF Fotonix 不提供整合於同晶圓之雷射，客戶須另採購外掛雷射模組。

四、歷史客戶名單：NVIDIA（2022 公開合作；現已轉 TSMC COUPE）、Broadcom（Bailly Gen 1/2；TH6 Davisson 起轉 TSMC COUPE）、Cisco（含 Acacia）、Marvell、Ayar Labs（現役）、Lightmatter、PsiQuantum、Ranovus、Xanadu。

五、代表性晶片製程專利：US 8,633,067（2014）與其延續案 US 9,006,048（2015），標題均為「Fabricating photonics devices fully integrated into a CMOS manufacturing process」，為 GF Fotonix 平台之基礎晶片製程專利。

六、2025/11 戰略升級：GF 收購新加坡 Advanced Micro Foundry（AMF），成為「全球最大純代工矽光子廠」，並可提供「China-free」供應鏈。但短期內無法弭平 monolithic vs heterogeneous 之根本性技術代差。

三、Samsung Foundry：TC Bonding → Hybrid Cu Bonding → Turnkey CPO（2027–2029）

Samsung Foundry 於 2026/3/17 OFC 大會正式宣告進入矽光子代工市場。差異化策略為「垂直整合 DRAM／HBM」——TSMC 不具備此能力。

已驗證關鍵指標：Samsung 矽調變器已達 224 Gbps／lane（由 imec 量測），可支援 4-lane 800Gbps 或 8-lane 1.6Tbps 配置。本所評析：Samsung 之時程較 TSMC COUPE 落後 1-3 年，但具備兩項潛在競爭優勢：(a) 記憶體垂直整合（HBM＋DRAM＋邏輯＋矽光子整合於同一封裝），TSMC 無此能力；(b) 韓國／美國雙重供應鏈分散——對欲規避「過度依賴台灣」風險之 hyperscaler 為吸引點。Samsung 長期具備威脅性，但短期難撼動 TSMC COUPE 之事實標準地位。

四、Intel IPS：OCI Chiplet 與內建雷射

Intel 於 2024/6 OFC 大會展示 OCI（Optical Compute Interconnect）chiplet 原型，差異化為整合於晶片之雷射與光學放大器（SOA）——此為 Intel 獨家之技術能力。

一、OCI chiplet 規格：4 Tbps 雙向、64 個 PCIe 5.0 通道、100 公尺光纖、10W 功耗（較競品省 ~70%）。

二、代表性晶片製程專利：依 KnowMade（Sophia Antipolis, France）2025/11/13 專利分析，Intel 在 CPO 與光學 I/O 領域擁有「extensive suite of patents」。代表性案號 US 11,217,573（針對高頻寬光子整合最佳化之網路交換封裝）。KnowMade 將於 2026 發布完整 CPO 專利景觀分析報告。

三、戰略困境：Intel OCI chiplet 仍為原型，與選定客戶 trial，未公布量產時程。Barefoot 交換 ASIC 部門已於 2022 關閉。Intel 之技術領先性（晶上雷射）未能轉化為市場領先性。

五、本所評析：TSMC 異質整合 vs GF 單晶圓整合之根本性差異

本次 Broadcom（TH6 Davisson, 2025/10）與 AMD（MI400/MI500）轉向 TSMC COUPE，反映之根本性技術趨勢為「異質 3D 整合戰勝單晶圓整合」：

一、矽光子之 SOI 製程需較大 feature size，與 CMOS 邏輯之 nm 級競賽不相容。

二、Monolithic 路線（GF Fotonix）將兩者強行擠在同一 45nm SOI 晶圓上，犧牲了 CMOS 邏輯之效能與密度。

三、Heterogeneous 路線（TSMC COUPE）讓 EIC（N6 或更先進）與 PIC（客製 SOI）各自最佳化、再以 SoIC-X 3D 鍵合連接，兩者皆可達極限性能。

四、Samsung 路線（TC → Hybrid Cu Bonding）原理上接近 TSMC heterogeneous 路線，且具 HBM 垂直整合潛力，長期最有可能挑戰 TSMC——但 2027-2029 之時程使其在 AI 工廠世代上落後一個世代。

肆、設計商－代工廠對應關係分析

本章為本所第三版報告之核心新增內容——以完整對應關係表呈現「fabless 設計商之系統架構之晶片設計專利」與「代工廠之製程／封裝專利」之分屬結構。

一、矽光子 CPO 領域：設計商與代工廠對應表

二、MEMS OCS 領域：Google 之「黑箱」與業界對應

三、Broadcom 與 AMD 「轉向 TSMC COUPE」之雙重戰略意涵

一、TSMC COUPE 製程優越性之最終驗證：客戶以「真金白銀下單」之行動，比任何技術簡報都更具說服力。Broadcom 在 GF Fotonix 已有 5 年（2021-2025）量產經驗，2025 年仍決定為下一代產品轉向 TSMC，意味著 TSMC COUPE 在效能、密度、製程節點先進性上之優勢已清晰可量化。

二、NVIDIA COUPE 相關晶片設計專利之非排他性：此一現象同時證實——NVIDIA 雖擁有 US 20240385381 等 CPO 相關之系統架構之晶片設計專利，但無法阻止 Broadcom、AMD 等直接競爭者使用同一代工廠（TSMC）之 COUPE 製程服務。原因在於：

（一）NVIDIA 晶片設計專利保護的是特定電路架構（如雙向微環諧振器之 add/drop port 配置），而非 MRM／光柵耦合器／SoIC-X 等通用元件或製程。

（二）Broadcom 與 AMD 之 PIC/EIC 設計只要不落入 NVIDIA 晶片設計專利請求項之範圍，即可正當使用 TSMC COUPE 製程能力。

（三）TSMC 銷售予 Broadcom、AMD 之為製程服務（process service），不涉 NVIDIA 晶片設計專利之授權；如客戶自有設計侵犯 NVIDIA 專利，責任歸客戶而非 TSMC。

（四）此一晶片設計專利／晶片製程專利分屬結構為 fabless 業界之常態——亦適用於邏輯晶片（如 AMD CPU 與 NVIDIA GPU 同在 TSMC 製造）、HBM 記憶體（如 SK 海力士與三星之 HBM 同在 TSMC CoWoS 整合）。

三、對 NVIDIA 之競爭壓力：NVIDIA 透過共同發明（與 TSMC、Coherent、Corning、Lumentum、SENKO 等）建立第二層護城河，但核心 COUPE 製程能力本身為 TSMC 所有，將公平開放給 NVIDIA 之競爭者使用。NVIDIA 在 CPO 之領先性將取決於：(a) 系統整合（GPU+DPU+NIC+Switch 全堆疊優勢）、(b) 軟體生態系（CUDA + DOCA + Spectrum-X 演算法）、(c) 雷射／光纖等外部組件之長期戰略合作（Coherent／Lumentum 各 20 億美元投資）。單純之 COUPE 製程已不構成 NVIDIA 之獨家護城河。

四、對 TSMC 之戰略意涵：TSMC 作為「全球唯一 COUPE 量產代工廠」，將同時服務 NVIDIA、Broadcom、AMD、Marvell、Ayar Labs 等多家互為競爭關係之 fabless 設計商——此一製程獨占＋客戶分散之結構，使 TSMC COUPE 之商業價值大幅放大，類似 CoWoS 之長期市場鎖定效果。

伍、原預測之事後驗證——三大公開事件

本所 V1（114.11.28）之三項核心預測：(1) COUPE 將於 2025 樣品／2026 擴大出貨；(2) COUPE 是 NVIDIA 突破 NVLink 距離限制之關鍵後盾；(3) AI 資料中心將演進為分層光電整合架構。此三項預測於 2026 年 3 月至 5 月間，依下列三項公開事件獲完整驗證。

一、2026 年 3 月 17 日 NVIDIA GTC 大會

黃仁勳於 GTC 2026 主題演講中宣告：「我們與台積電共同發明了這項名為『COUPE』的製程技術。目前 NVIDIA 是全球唯一將此項 CPO 技術投入量產的公司，這是完全革命性的突破。」

二、2026 年 5 月 14 日 TSMC 北美技術論壇

一、全球首個 200Gbps MRM 量產：搭載 COUPE 技術之 200Gbps MRM 將於 2026 年量產，BER < 1E-08。

二、「AI 三層蛋糕」概念：張曉強提出 AI 晶片將朝「Compute」、「3D Integration」、「Photonics」三層整合之願景。

三、戰略定位宣告：台積電預告 COUPE 將成為「CoWoS 之後，下一個被市場熟知之半導體關鍵字」。

三、2026 年 5 月 23 日黃仁勳訪台談話

一、確認 COUPE 製程之全球首創性：「COUPE 的製程技術是全球首創，這項製程技術極其複雜。」

二、確認「銅／光分層共存」之長期架構願景：「未來的資料中心雖然依然會大規模地使用傳統的銅線連接，但在更高層次的 AI 通訊與長距離傳輸上，矽光子是必須。」

三、確認台積電作為「突破傳輸極限的後盾」：「台積電在全球首創製程技術上的突破，是輝達能突破傳輸極限的後盾。」

四、Vera Rubin 平台與 COUPE 之整合

NVIDIA Vera Rubin 平台於 2026/1 CES 宣布量產、2026/3 GTC 補充規格，網路堆疊全面採 COUPE 製程：Quantum-X Photonics（InfiniBand）144 埠×800 Gb/s、Spectrum-X Photonics（Ethernet）400 Tb/s 配置、Spectrum-6 為首款採 CPO 之 Ethernet 交換器，AWS／Google Cloud／Microsoft Azure／OCI／CoreWeave 列為 2026 下半年首批部署夥伴。

五、Vera CPU——NVIDIA 進入全 CPU 競爭之關鍵證據

黃仁勳於 2026/5/23 訪台時特別強調：「輝達推出全新 CPU 架構 Vera，這將是台灣供應鏈史上規模最大的一款產品，台灣有 100 至 150 家供應商夥伴參與其中，台灣供應鏈下半年會非常忙碌」。此宣告之意義重大——不僅證實 NVIDIA 已從「GPU 為主之 AI 加速器廠商」徹底轉型為「全堆疊資料中心系統廠商」，亦預告台灣供應鏈將於 2026 下半年迎來史上最大規模之單一 CPU 量產動員。

一、自研 Olympus 核心：Vera 為 NVIDIA 自 Denver 核心約十年後首度自行設計之 CPU 核心，相容 Armv9.2-A。Grace（2022）採 Arm Neoverse V2 公版核心，Vera 改採自研 Olympus 核心。

二、88 核 176 執行緒：核心數 72→88，IPC 提升 1.5 倍，晶粒上實際印製 91 顆核心以保留冗餘。

三、Spatial Multithreading（空間多執行緒）：與傳統 SMT 時間切片形成根本性差異——Olympus 將管線之執行單元、快取與暫存器實體上隔離，兩個執行緒真正同時運作而非互相搶資源。

四、首款原生支援 FP8 之 CPU：消除「翻譯稅」——傳統 CPU 須將 FP32 轉換為 FP8/INT8，Olympus 直接以 FP8 處理，CPU 與 GPU 講同一種數學語言，有利 LLM 推論之 pre-fill 階段。

五、強化向量引擎與分支預測：每核心 6 個 128-bit SVE2 向量引擎（較 Grace 增加 50%）、10-wide 指令前端、神經網路分支預測器，針對 agentic AI 與 Python 工作負載最佳化。

六、封裝策略之轉變：採 3nm 光罩極限大小之運算晶粒，並將記憶體控制器與 I/O 解耦到小晶片中（運算單晶粒 + I/O 小晶片之混合策略）。

七、系統規格：1.5 TB LPDDR5X／1.2 TB/s 記憶體頻寬／162MB L3；NVLink-C2C 對 Rubin GPU 之同調連接 1.8 TB/s（為 PCIe Gen 6 之 7 倍）。

八、Vera CPU Rack：單一機櫃整合 256 顆液冷 Vera CPU，CPU 吞吐量較競品提升 6 倍；首次直接競逐傳統 CPU 插槽市場，對標 Intel Xeon、AMD EPYC、AWS Graviton、Microsoft Cobalt、Google Axion。

九、為何 Grace 公版、Vera 自研？——本所評析：(a) 差異化壓力：所有競爭對手都採 Neoverse 公版核心，NVIDIA 用同樣核心難以拉開差距；(b) AI 工作負載特殊需求：FP8 原生、Spatial Multithreading 無法靠公版核心實現；(c) 財務考量：Arm 核心 IP 授權費以資料中心晶片出貨量計算並不便宜，自研後省下之授權金可觀。

十、對本所專利分層分析之印證：Vera CPU 之自研，係 NVIDIA 大幅擴張其晶片設計專利布局之具體行動——預期 Olympus 核心相關之晶片設計專利（含 Spatial Multithreading、FP8 ISA 擴充、神經分支預測器、SVE2 向量引擎最佳化等）將大量出現於 2024-2026 年 USPTO 申請案。此布局策略再次驗證本所核心論點：晶片設計專利為 NVIDIA 之獨家護城河，而 TSMC N3 製程則為其依賴之代工製程能力——兩者分屬，並行不悖。

陸、修訂後之技術發展方向預測（2026–2030）

一、短期（2026）：CPO 全面量產元年

一、2026 年初：NVIDIA Quantum-X Photonics 出貨；TSMC 200Gbps MRM 量產。

二、2026 下半年：NVIDIA Spectrum-X Photonics 與 Vera Rubin 同步上市；AMD MI400 系列出貨；AWS／Google Cloud／Microsoft／OCI／CoreWeave 啟動部署。

三、Broadcom 平行推進：Tomahawk 6 Davisson 進入 early access，使用 TSMC COUPE。

四、Samsung 起跑：Samsung Foundry 開始接受 PIC 製造訂單。

二、中期（2027–2028）：CoWoS 整合 CPO 普及，三方競爭格局

一、COUPE 第二代量產：CoWoS 整合 CPO，單封裝頻寬達 6.4 Tb/s。

二、AMD MI500 系列：採 CDNA 6 + 進階 TSMC 2nm + COUPE CPO，對 NVIDIA Rubin Ultra 形成直接競爭。

三、Samsung 進場：2027 推出 TC Bonding 光引擎，2028 升級至 Hybrid Cu Bonding。

四、NVIDIA NVL288：GPU 層級 CPO 技術成熟後，NVIDIA 可能推出 NVL288 甚至更大規模之單一光學互連域。

三、長期（2029–2030）：殊途同歸之多層光電架構

柒、結論與對台廠之具體建議

基於本所第三版報告之晶片設計專利 vs 晶片製程／封裝專利分層分析，核心判斷如下：

一、核心判斷

一、摩爾定律終結迫使架構創新：系統級整合（chiplet＋3D 封裝＋CPO）已成為 AI 算力之新戰場。

二、NVIDIA 策略轉變已完成：從「賣晶片」轉向「賣 AI 工廠」之策略已具體落地。Vera Rubin 平台包含 GPU、自研 Vera CPU（Olympus 核心，88 核 176 執行緒，首款原生 FP8）、DPU、NVLink 交換 ASIC、Spectrum-6 Photonics、Quantum-CX9 NIC 等七顆自研晶片，並推出 Vera CPU Rack 直接競逐 Intel／AMD／AWS／Microsoft／Google 之 CPU 插槽市場——NVIDIA 已成為 GPU + CPU + DPU + NIC + Switch ASIC 之全堆疊系統廠商。

三、COUPE 已成決定性製程節點：但製程獨占與晶片設計專利為兩個獨立護城河——TSMC 享有製程獨占之長期收益，NVIDIA 享有晶片設計專利之系統整合優勢，兩者並行不悖。

四、Broadcom 與 AMD 轉向 TSMC COUPE 之雙重驗證：(a) TSMC COUPE 製程優越性獲業界最高層級之選擇驗證；(b) NVIDIA 晶片設計專利並無排他效果，TSMC 公平服務於所有 fabless 客戶——對台廠生態系發展為正面消息。

五、Google MEMS OCS 之地緣政治弱點：Calient（2016）與 Silex（2015）之中資化變故，使 Google 路線面臨供應鏈不透明之結構性風險——為 CPO 路線之長期勝出留下戰略空間。

二、對台灣 IC 設計公司之建議

一、評估 CoWoS 整合 CPO 之導入時機：高頻寬產品線應評估 2027-2028 年是否需導入 CoWoS 整合 CPO；提早與台積電鎖定 COUPE 製程產能。

二、自有 PIC/EIC 晶片設計專利之佈局：建立自有之 PIC/EIC 系統架構之晶片設計專利組合，避免落入 NVIDIA、Broadcom、Marvell 等領先業者之晶片設計專利請求項範圍。

三、Joint Invention 合作機會：評估與國際大廠進行共同發明之合作機會，以建立共有專利之第二層護城河。

三、對台灣光通訊元件與封測廠之建議

一、進入 NVIDIA／Broadcom／AMD 之 CPO 供應鏈認證：及早通過認證以爭取量產訂單。

二、關注 Coherent／Corning／Lumentum 之策略合作機會。

三、封測廠（OSAT）應佈局 CPO 後段製程：含光纖耦合、雷射模組整合、自動化測試等能力。日月光投控（含 SPIL）為 NVIDIA Vera Rubin CPO 封裝之關鍵合作夥伴。

四、台灣作為「透明可信」OCS／MEMS 替代供應鏈之戰略機會：本所基於對 Google MEMS 代工黑箱之分析，提出本報告之獨特戰略建議：台灣具備成為 OCS／MEMS 領域「透明、可信、非中資控制」之替代供應鏈之機會。Calient（2016）與 Silex（2015）兩大 MEMS 領導廠商接連中資化，使美系 hyperscaler 對非中資 MEMS 供應鏈之渴求空前迫切。本所建議政府應積極推動台灣 MEMS 純代工廠之建立或既有業者升級（特別是 3D MEMS 微鏡陣列、深反應離子蝕刻 DRIE 製程能力之培養），以爭取 Google、Meta、Microsoft 等美系 hyperscaler 之 OCS／MEMS 訂單。此為繼矽光子 CPO 之後，台灣半導體供應鏈第二條成長曲線。

四、對本所法律服務需求面之分析

下列法律服務需求將於 2026-2030 大幅成長：

一、矽光子相關專利之國際申請：含 PCT、美國、中國、歐盟申請；分別針對晶片設計專利與製程／封裝專利之差異化布局策略。

二、跨國技術授權契約：NVIDIA、Broadcom、AMD 之晶片設計專利授權契約評估與談判；TSMC、GF、Samsung 之晶片製程專利授權結構分析。

三、CPO 標準必要專利（SEP）池參與：OCP 等開放標準組織之 SEP 池建立。

四、Joint Invention 共有專利契約：含發明人歸屬、申請人共有比例、實施授權範圍、優先選擇權等。

五、晶片設計專利／晶片製程專利交叉授權架構：避免落入「製程技術＋設計技術＋封裝技術」三層專利侵權風險。

六、OCP 等開放標準組織之 IP 政策審查：RAND 授權承諾、defensive patent pool 等議題之諮詢。

捌、主要參考資料

一、USPTO Patent Application No. 20240385381（2024/11/21 公開），"BIDIRECTIONAL MICRORING RESONATOR-BASED PHOTONIC LINK ARCHITECTURE"，Applicant: NVIDIA Corp.。

二、USPTO US 9,184,845 B1（2015）、US 8,676,004 B1（2014）、US 9,008,510 B1（2015），均 Assignee: Google LLC。

三、USPTO US 12,455,423 B2（2025/10），Marvell Asia Pte Ltd；US 12,147,073 B1，Acacia Communications Inc.；US 8,633,067／US 9,006,048（GF Fotonix 基礎製程）；US 11,217,573，Intel Corporation。

四、聯合報系經濟日報，黃仁勳 2026/5/23 訪台談話：https://money.udn.com/money/story/5612/9521445。

五、NVIDIA Newsroom，"NVIDIA Spectrum-X Photonics CPO Networking Switches"，2025/3/18；"Vera Rubin Platform"，2026/3 GTC。

六、KnowMade（Sophia Antipolis, France），"Intels Expanding IP Portfolio in Co-Packaged Optics"，2025/11/13；及"Co-Packaged Optics & Optical Interconnects Patent Landscape Analysis 2026"。

七、SemiAnalysis，〈Google OCS Apollo: The >$3 Billion Game-Changer〉，2023/3/17；〈CPO Book: Scaling with Light〉，2026/1。

八、Toms Hardware，"AMD reportedly establishes $280 million silicon photonics hub in Taiwan"，2025/10/24。

九、WCCFTech，"AMD Taps GlobalFoundries for MI500s Co-Packaged Optics"，2026/4/20。

十、The Next Platform，"The Third Time Will Be The Charm For Broadcom Switch Co-Packaged Optics"，2025/10/17。

十一、TrendForce，"Silicon Photonics Race Intensifies as TSMC Targets 2026 COUPE Production, Samsung Eyes 2029 CPO Turnkey"，2026/4/1。

十二、Vahdat 等，"Mission Apollo: Landing Optical Circuit Switching at Datacenter Scale"，SIGCOMM 2022；arxiv:2208.10041。

十三、Liu, Urata, Yasumura, Zhou 等，"Lightwave Fabrics: At-Scale Optical Circuit Switching for Datacenter and Machine Learning Systems"，2024 IEEE 37th International Conference on MEMS。

十四、行政院 113 年 12 月 31 日公告之國家核心關鍵技術清單。

十五、聯合報系經濟日報，〈黃仁勳：Vera 將是台灣供應鏈史上規模最大產品〉，2026/5/23：https://money.udn.com/money/story/5612/9521685。

十六、Toms Hardware，"Nvidia unveils details of new 88-core Vera CPUs"，2026/3/17；TechSpot 同主題報導；NVIDIA 官方產品頁 nvidia.com/en-us/data-center/vera-cpu/。